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軟體申請與使用常見問題表

軟體申請與使用常見問題表  

軟體申請與設定問題

1.

[Installation] 安裝Synopsys Design Compiler的時候,按照installation_guide_synopsys上面的步驟安裝,之後再執行source synthesis.cshrc啟動軟體時,出現以下的錯誤,請問該如何解決?

 

[root@MC2 ~]# source /usr/cad/synopsys/CIC/synthesis.cshrc

bash: /CIC/snps_platform: 沒有此一檔案或目錄

Platform =

bash: /CIC/license.csh: 沒有此一檔案或目錄

bash: setenv:命令找不到

bash: setenv:命令找不到

bash: setenv:命令找不到

bash: /usr/cad/synopsys/CIC/synthesis.cshrc: line 23: syntax error near unexpected token `('

bash: /usr/cad/synopsys/CIC/synthesis.cshrc: line 23: `set path=(/usr/bin/X11 $SYNTHESIS/${OS}/syn/bin $path)'

 

目前貴校安裝的linux OS預設工作環境是bash mode,請轉成c shell或是tc shell環境即可順利執行。

2.

軟體成功安裝完畢之後,需要將所使用的工作站IP作登錄,可是發生了錯誤,當IP輸入之後得到”FQDN檢查失敗,原因可能是反查失敗(從您的FQDN找不到IP),請檢查您的網路設定的訊息,想請問是否為IP正反查驗證尚未成功

 

這組IP因為沒有註冊DNS name,所以無法通過正反查,請反應給貴校的計中或是負責單位,請他們註冊成edu.tw結尾的domain name這樣就可以作登錄的動作,可利用底下連結: http://checkdns.cc.ntu.edu.tw/index.php,驗証正反查是否正確。

3.

請問的該申請何種製程,用來參加IC設計競賽?

 

請到CIC首頁的 設計服務>軟體申請>Cell Library> Cell-Based Design Kit for IC Contest,下載。

4

[軟體申請]如何申請CIC所提供的軟體(Xilinx ISE為範例)?

 

A. 申請CIC所提供的軟體的步驟如下: (2008年製作,2013年重新整理)

首先,請您的指導教授登錄CIC官方網頁 http:\\www.cic.narl.org.tw (若無帳號者請先進行註冊)以下操作需使用老師的權限進行(或可由老師指派學生為代理人後, 由該代理人登入進行申請)

B. 登入後,由CIC官網首頁點取「設計服務」欄位,找到你所想申請之軟體,比如說 Xilinx ISE 軟體,由該軟體名稱之hyperlink點進去,即可進到該軟體的「申請介面」網頁。

C. 在「Xilinx ISE 軟體申請介面」中點取「軟體申請」,接著依需求點取「研究用使用者」或「教學用使用者」。作專題研究用途可申請研究用使用者,最多可登錄10台電腦來使用該軟體。作授課用途可申請教學用使用者,最多可登錄50台電腦來使用該軟體。

D. 接著依介面的提示填寫研究/教學計畫等表格資料後,按「確定」鈕submit後需等待CIC email通知申請許可後才可進行下一步。

E. 此時會收到CIC email通知「填寫所需合約文件」,請下載該email附加檔案(即合約文件) 。列印出後由老師簽名(須蓋系所章),並依email內指示傳真回CIC (或掃描後mailCIC受理窗口),並請靜待下次email通知。

F. 當收到CIC 「通過申請」之email後,請再登錄回CIC官方網頁,並回到「Xilinx ISE 軟體申請介面」網頁。

G. 在「Xilinx ISE 軟體申請介面」中點取「軟體取得」,可下載該軟體安裝檔案。

H. 在「Xilins ISE 軟體申請介面」中點取「IP修改」,並依其申請類別點選「研究用使用者」或「教學用使用者」,接著進到新增IP介面處即可將要安裝該軟體的電腦IP address填入新增。需注意這些IP address須為實體IP address,並可通過IP正反查,其domain name須為「.edu.tw」結尾。若有需要可請各校之計算機中心協助domain name之設定。

I. 2小時後,所設定的電腦應可正常啟動該EDA軟體。須注意各電腦在安裝時並應正確設定license,若有須設定license的技術支援,請洽CIC hotline

J. 若軟體還是無法正常使用,請再次連絡CIC hotline (hotline@cic.narl.org.tw),尋求進一步的協助。

 

數位設計與流程問題

1.

[Laker & ADP] Laker環境使用CIC虛擬製程執行光罩布局時,又於該製程檔案內缺少諸如laker mcell等描述,故無法在光罩布局時使用相關功能,如何重新設定相關設定?

 

A.    開啟Laker後在Laker Main Window視窗,選擇Libraryà Technology File à Editor,開啟Technology File Editor視窗。

B.    選擇File à Loadà FileCIC虛擬製程的Laker Technology File導入。

C.    選擇Mgaic Cell欄位,在Magic Cell Type欄位選擇所欲建立的Magic Cell Type (Ex: Transistor),並在Device Type填入欲建立的Magic Cell名字(Ex: NMOS)

D.    Layer Definition欄位選入正確的Input Layer層。

E.     Rule Definition選擇欲填入的Rule Name欄位,再按照Design Rule內的相關設定,將相關數值填入。

一切設定完畢後,選擇File à Save à File,將設定後的Laker Technology File另存新檔即可。

2.

[Laker & ADP]Laker使用者其所建立的電路Schematic,是使用Cadence TSMC018 PDK Library內的元件,當利用EDIF200資料轉移流程至至Laker L3時,且欲使用Laker TSMC018 PDK (tsmc18rf library)的相關P Device執行光罩布局,卻出現無法正確元件對應的情況,該如何解決?

 

A.    首先請按照Laker EDIF200轉移步驟先將CadenceSchematic Library轉移至Laker ADP軟體內。

B.    開啟Laker ADP軟體後,開啟Open cell視窗後,選擇EDIF 200轉移至Laker ADPSchematic Library,再按滑鼠右鍵選擇Change Reference,此時會出現Change Reference Library視窗。

C.    Reference Library指定至用Laker TSMC018 PDK (tsmc18rf library)後,再開啟Laker軟體後,執行FileàExpand Schematic功能,model map部份請選擇Laker TSMC018 PDK資料夾內所附的map file即可。

3.

[laker] 當使用Laker L3功能進行光罩布局工作時,若在中途遇到需修改原電路圖,發生修改後電路圖與當前Laker L3的光罩布局資料庫不同步的情況,該如何解決?

 

A.    首先開啟Laker SDL TCL功能。在source laker.cshrc後,在terminal下鍵入setenv  LAKER_TCL_L3  1後,再開啟laker軟體,此時即可在laker design window下看到SDL TCL選項。

B.    確定開啟SDL TCL功能後,執行LAKER ECO功能,在Laker main window視窗選擇File à Expand Schematic,填選BasicECO欄位。

C.    ECO欄位的Reference Library選擇當前光罩布局的layout library

D.    開啟執行ECO步驟後的cell layout,此時在design windowdesign browser視窗,Laker軟體會列出SchematicLayout間的不匹配狀況。

E.     執行SDL TCLà After ECOLaker即會自動修正上述的不匹配狀況,若遇到After ECO功能無法修正的不匹配錯誤,則可透過手動修正,直到Design browser上的不匹配錯誤標示解除為止。

4.

[laker] 在使用Laker L3功能執行光罩布局工作時,發生Flight Line功能關閉時,該如何開啟?

 

A.    請至Lakermain window視窗,選擇Options à Preferences àConnectivity à 啟動Show Flight Line,即可重新開啟Flight Line功能。

B.    重新開啟Cell Layout視窗,即可觀察到Flight Line功能已被重新開啟

 

5.

[laker] 如何增加Layout備份的數目與選取備份的資料?

 

A.    請至Lakermain window視窗,選擇Options à Preferences àLimits à Number of Backup Versions填入欲備份的Layout數量。

B.    開啟Laker Open Cell視窗時,選擇某一Cell Layout View再按滑鼠右鍵即會出現Backup選單,即可選取某一儲存時間點之Cell Layout

6.

[NanoSim] 如何產生供nanosim模擬使用的vec檔案?

 

想產生Nanosim模擬用的vec檔案內容,可以透過Verilog模擬時使用的test bench來產生該vec檔案內容。例如在design.v裡有三個主要輸出入腳位,分別是clock, inout,搭配design.v模擬的test bench檔案為design.vt,可參考增加下面描述的內容將clock, inout等三個主要輸出入資料透過verilog模擬時產生於design.vec檔案內。

[user@server ~ ] # nedit  design.vt

always @(clock)

begin

$fwrite(outputfile, “%d  %b  %b  %b\n”,

$time, clock, in, out);

    end

initial

    begin

    outputfile = $fopen(“design.vec”);

    $fwrite(outputfile, “type  vec\n”);

    $fwrite(outputfile, “signal  clock  in  out\n”);

    $fwrite(outputfile, “radix   1     1   1\n”);

    $fwrite(outputfile, “io      i      i    i\n”);

    end

 

7.

[NanoSim] queue server上進行nanosim模擬時,想調整製程變動參數的方式,即更換TT corner參數為SS corner參數,該如何做?

 

在完成queue serverLPE功能後,設計者應會得到的result目錄內供參考使用的spice.header檔案,設計者就該檔案內容對製程設定調整為SS corner後,提供nanosim模擬使用即可:

[user@server ~ ] # nedit  spice.header

***** Do NOT Remove First Line *****

.lib  'mm0355v.l'  SS

 

8.

[NanoSim] queue server上進行nanosim模擬,出現netlist error message時,該如何解決?

 

queue server上進行nanosim模擬時,請設計者提供「-nspice」參數後面的第一個電路描述檔案,必須是queue serverLPE功能後的得到的電路描述檔案,而其它的spice.header檔案或設計者的電路描述檔案,必須排列在LPE功能後的得到的電路描述檔案後面即可。

9.

[NanoSim] mixed-signal design是否可以透過queue server來執行nanosim模擬?

 

mixed-signal design是可以透過queue server來執行nanosim模擬的。設計者可以採用Verilog-topSPICE-top方式,來使用queue server進行nanosim混合訊號電路模擬,詳細使用方式可參考寒暑假Nanosim訓練課程講義內容。

10.

[Virtuoso] 使用Virtuoso軟體layout時,如何搭配Calibre軟體進行DRC等驗證?

 

請利用下列source指令完成軟體環境建置:

 

[user@server ~ ] # source  /usr/cad/cadence/CIC/ic.cshrc

[user@server ~ ] # source  /usr/cad/mentor/CIC/calibre.cshrc

 

 

在登入的Home目錄下,確認「.cdsinit」檔案內容如下:

 

 

[user@server ~ ] # nedit  ~/.cdsinit

setSkillPath(“.  ~  /usr/cad/mentor/calibre/cur/shared/pkgs/icv/tools/queryskl ")

load("calibre.skl")

 

即可使用Virtuoso軟體搭配Calibre軟體進行DRC等驗證。

11.

[Virtuoso]使用Virtuoso軟體時發現hotkey功能無法使用時,該如何重新啟用?

 

請以root權限檢查Cadence Virtuoso軟體設定,步驟如下:

 

[root@server ~ ] # mkdir  /usr/cad/cadence/IC/cur/tools/dfII/local

[root@server ~ ] # cp  /usr/cad/cadence/IC/cur/tools/dfII/samples/local/cdsinit 

/usr/cad/cadence/IC/cur/tools/dfII/local/.cdsinit

 

即可恢復Virtuoso軟體的hotkey功能。

12.

[virtuoso] Cadence Virtuoso軟體無法使用,如何更換license server?

 

本中心提供的license server有六台,分別是台灣大學(lsntu)、中央大學(lsncu)、

交通大學(lsnctu)、中興大學(lsnchu)、成功大學(lsncku)與CIClscic)。請以root權限檢查Cadence Virtuoso軟體license設定,步驟如下:

[root@server ~ ] # nedit  /usr/cad/cadence/IC/cur/share/license/clients

*  5280@lsntu

 

 

上例內容是設定Virtuoso軟體的license server至台灣大學(lsntu)

13

[Cell-based]如何將lef 轉成FRAM?

 

轉換LEF to Fram可以透過Milkyway作轉換, 其介面與Astro相似, 而且新的語法隨著Milkyway版本演進到2012不斷地更新與支援, 會比Astro更好用!

TSMC 40nm就只能使用Milkyway工具作轉換, 無法在使用Astro作轉換(因為語法支援度太舊)新的Milkyway使用方式如下:

Milkyway -galaxy &

至於轉換LEF  to FRAMScript如下:

 

define lib_name  "cel_name"

define tech_file "./tsmc090_9lm_2thick.tf"

define data_path "../lef"

 

  cmCreateLib

  setFormField "Create Library" "Library Name" lib_name

  setFormField "Create Library" "Technology File Name" tech_file

  setFormField "Create Library" "Set Case Sensitive" "1"

  formOK "Create Library"

 

  cmSetBusNameStyle

  formDefault "Set Bus Naming Style"

  setFormField "Set Bus Naming Style" "Library Name" lib_name

  setFormField "Set Bus Naming Style" "Bus Naming Style" "[%d]"

  formOK "Set Bus Naming Style"

 

  read_lef

  formDefault "Read LEF"

  setFormField "Read LEF" "Library Name" lib_name

  setFormField "Read LEF" "Manual Library Prep Mode" "1"

  setFormField "Read LEF" "Cell LEF Files" (string-append data_path "/" lib_name ".vclef")

  setFormField "Read LEF" "Manual Library Prep Mode" "0"

  formOK "Read LEF"

;;---------------------------------------------------------------------

;;Note: Uncomment following to load ANTENNA lef data

;;---------------------------------------------------------------------

  read_lef

  formDefault "Read LEF"

  setFormField "Read LEF" "Library Name" lib_name

  setFormField "Read LEF" "Manual Library Prep Mode" "1"

  setFormField "Read LEF" "Cell LEF Files" (string-append data_path "/" lib_name "_ant.clf")

  setFormField "Read LEF" "Manual Library Prep Mode" "1"

  formOK "Read LEF"

exit

 

注意: 只有前三行需要作設定, 例如:

define lib_name  "sram_1024x8"

define tech_file "./tsmc090_9lm_2thick.tf"

define data_path  "./"

PS: ./ 表示為目前目錄之意!

14.

[IC Compiler] IC Compiler無法開啟,但是吃同樣LicenseDC卻可以正常運作!

意即我們很確定License設定正確~請問這問題要怎麼解決?

 

所以請改用IC Compiler2011 or 2011以前之版本

未來CIC會提供2013的版本(目前正處於測試階段), 2013.03這版本才有2012.06這版本的Bug解決掉!

15.

[VCS] 請問要如何使用VCS作模擬同時dumpfsdb檔案

 

請按照下面步驟作:

setenv LD_LIBRARY_PATH /usr/cad/spring_soft/verdi/cur/share/PLI/VCS/LINUX

setenv VCS_LINK_PATH  /usr/cad/spring_soft/verdi/cur/share/PLI/VCS/LINUX

然後才可以跑模擬: 模擬範例如下

vcs –R  testfixture.v  chip_syn.v   -v  tsmc18.v  -P   /cad/spring_soft/verdi/cur/share/PLI/VCS/LINUX/novas.tab   /cad/spring_soft/verdi/cur/share/PLI/VCS/LINUX/pli.a

 

環境變數一定要設!  Testbench也要加:

$fsdbDumpfile("CHIP_syn.fsdb");  

$fsdbDumpvars; 

這樣才可以正常產生fsdb檔案!

16.

[TCAD] 現在無法使用TCAD軟體,請問這問題要如何解決呢?

 

本中心自2011/04起與Synopsys公司簽訂新的軟體合約,由於Synopsys公司之學術專案(University Program)軟體清單中已不再包含TCAD軟體,故本中心自2011/05/15起將無法再提供TCAD軟體之授權、下載與技術咨詢服務,而且因TCAD已不包含在University Program中,購買其使用權已無法得到以往的優惠價,故不再提供使用服務。

目前國家高速網路與計算中心(國網中心)對學術界有提供TCAD軟體使用服務,若您有TCAD軟體需求,可以向國網中心申請TCAD軟體服務。

國網中心網址為:

http://www.nchc.org.tw/tw/

國網中心TCAD軟體服務網址為:

http://service.nchc.org.tw/acct/wpkg_item.php?qk=Sentaurus}TCAD&qgif=

17.

[TMAX] TMAX軟體舊版可以產生verilog format好讓ATPG產生後可以跑模擬,但是新版的TMAX卻找不到此Format,請問要怎麼產生呢?

 

請先用舊的語法產生STIL格式,然後多打個指令如下:

write_testbench  -input CHIP.pat -output ATPG_testbench.v  -replace

就可以把STIL轉換一個Verilog格式的檔案!

18.

[DFT compiler] DFT compiler在進行DFT insertion之後執行dft_drc出現大量的CLOCK類別的violation其中大多是Clock as data different from capture clock for stable cell violations (C26)這種violation該如何處理?

 

請同學打開auto fix的功能,針對clock, reset, set造成的violation做修正。

set_dft_configuration    -fix_clock enable

set_dft_configuration     -fix_reset enable

set_dft_configuration     -fix_set   enable

若仍無法解決violation請檢查verilog code有沒有讓reset和其他訊號運算的情形。

例如

if(reset && counter == 0)

應改為

if(reset)

else

if(counter ==0)

19.

[DFT compiler] DFT compiler在使用set_dft_signal時使用到的參數-existing_dft-specification這兩個參數要什麼時候使用?

 

design還沒有加入任何dft之前,針對scan clock, reset請使用-existing_dft

針對scan in/out, scan enable, test mode請使用-specification

20.

[TetraMAX] 在使用TetraMAX時已經成功把designtechnology file都讀進TetraMAX裡,但是一直卡在DRC這個階段,請問還少什麼檔案?

 

在完整的scan synthesis flow會產生.spf(STIL Procedure File),請在DRC stage執行run_drc design_name.spf,如scan synthesis是正確的就可以進到下個TEST stage。如果有出現violation請回到scan synthesis flow完成修正。

21.

[DFT] 如果top level產生ATPG時,如圖示說明:兩個CORE分別產生scan chain後我在top level將兩個COREscan chain做連接,

那問題是圖示中SO是直接拉到pad上,但我想要CORE2SOCORE2dataout做合併後通過MUX在到pad上這樣就可以省下一根pad,請問該怎麼弄才能讓dv知道我要通過mux?

 

要省下SO pad比較建議的架構是下圖

 

利用SEdataoutSO share一個pad,這個好處是可以讓DV直接產生出ATPG需要的test protocol,省去手動修改的麻煩。

作法是在TOPsynthesis的時候設定SO port的指令改為下面這個

set_dft_signal –view spec –port “TOP中第一個MUXoutput” –type ScanDataOut

其他流程就和你原來相同就可以了。

 

22.

[DFT] 想請教若要在CIC下線,一定得插入DFT才能下線嗎?

 

若不加入DFT請提出可供評議人員參考的測試方法,例如使用TetraMAXSequential ATPG產生的test pattern可以達到足夠的test coverage

23.

[PrimeTime] 請問使用synthesisdumpVCD檔,無法再primetime讀入,該如何解決?

 

請您在vcd檔前指定絕對或相對路徑即可

pt_shell> read_vcd ../run_sim/power.vcd -strip_path top_tb/top_1

=============================================================

Summary:

Total number of nets = 4309

Number of annotated nets = 4309 (100.00%)

Total number of leaf cells = 3901

Number of fully annotated leaf cells = 3901 (100.00%)

=============================================================

24

[Memory] 請問T18 memory compiler是否可在linux執行?

 

目前只支援solaris系統。

25

[NC-Verilog] 使用 NC-verilog , 無法dump fsdb file,請問要如何解決此問題?

 

請在source nc verilog的環境設定檔前先source verdi的環境設定檔。

26.

[NC-Verilog] 關於ncverilog這個軟體是CIC提供的哪一個軟體呢?

 

Incisive Enterprise Simulator

27.

[APR] 完成APR之後開啟 Verilog 檔案,會發現IO Power pad是未連接的,"PVDD2DGZ_33 io_vdd1 (.VDDPST33 ( SYNOPSYS_UNCONNECTED_144 ) ) ;"  ,請問這是正常的嗎?

 

是正常的,不需理會

28.

[APR] 完成APR之後開啟 Verilog 檔案,不會看到 Core Power pad ,請問這樣正常嗎?一開始用來計算SDF PDB12DGZ PDB24DGZ 需要自己在哪個步驟加入嗎?

 

Power padfunction沒有關係,因此Verilog內沒有power pad是正常的,IO Pad必須在合成前或是APR之前,手動以gate-level連線方式加入

29.

[APR]PAD做完合成後 clock period 可以到5.5 ns,模擬結果也都正確,但是 CTS 做完加上最佳化後 slack 總是差0.2 ns 左右,因此我調整 period 6 或是6.5 再做一次 CTS,但是仍然會差 0.1 ns,請問這個問題有什麼方法可以解決呢?

 

做完cts timing的情況的確會變差,建議可以在下一次clock_opt或是等到route時再一起修

30.

[APR]在打 IO Text 時,只需要在PAD即可,還是說一定要打在PAD中心有一個小小的 I 藍色方格內?

 

必定要打在小方框裡(true pin)

31.

[Qserver] 只有在Q server 執行 DRC 驗證時需要加上 -addTagCell 指令出現CIC辨識層嗎?

 

如只做drc,不需要

32.

[Synthesis] 想請問verilog語法

reg[9:0]  ram[31:0];

這種寫法 Design Compiler合成出來是10X32Memory

還是320X1Buffer?

有辦法變成3210bitregister?

 

這種寫法 Design Compiler合成出來是3210bits Data Bus寬的Memory!

只是說  需要花到32x10 = 320FF Cells

另外建議語法改為reg[9:0]  ram[0:31]

33.

[Simulation] 為什麼只有用core模擬的時候in/out put都有訊號, 但是包上pad之後, 訊號都不見了?

 

請放慢CLK的速度, io padverilog model中有設定他的速度上限, 超過之後全部都是unknow訊號

34.

[NcVerilog] 如何使用ncverilog complier VHDL code

 

請問您是使用VHDL程式語言撰寫成的design? 如果是的話請使用ncvhdl xxxx.vdcompile您的design

如果您是使用verilog程式語言撰寫成的design, 請使用ncverilog xxxx.vcompile您的design.

35.

[NcVerilog] 可以dumpvcd,但是fsdb會出錯。錯誤訊息為:

$fsdbDumpfile("Informax_top.fsdb"); | ncsim: *E,MSSYSTF (./test_informax_v1.v,60|13): User Defined system task or function registered during elaboration and used within the simulation has not been registered during simulation.

$fsdbDumpvars; | ncsim: *E,MSSYSTF (./test_informax_v1.v,61|13): User Defined system task or function registered during elaboration and used within the simu lation has not been registered during simulation.

 

若要使用FSDB DUMP的話

需要再ncverilog simulation前先source Verdilicense , 這樣才能正常使用fsdbDump請先打source  /usr/cad/spring_soft/CIC/Verdi.cshrc

以上路徑須視您的實際安裝路徑修改

36.

[Verilog] F_IO_AF_IO_Bbidirection port(雙向port)的話

想請問以下程式碼的作用為何?

wire [7:0] F_IO_A = (F_REN_A_en) ? F_IO_A_reg : 'hz;

wire [7:0] F_IO_B = (F_REN_B_en) ? F_IO_B_reg : 'hz;

為何另外寫這兩行程式碼 , 其作用為何?

 

因為F_IO_AF_IO_B為雙向的port,先假設此port為只有一個data port的記憶體所使用,故datareadwrite動作皆用同一Port ,所以為保險起見,在DUT不進行read的時候就將read端的控制權放開(所以給Z的訊號),如此才可讓Write需要執行時,Wrtie資料不致與Read資料互相碰撞。

37.

[Veridi] 我的test_bench描述如下

initial begin

$fsdbDumpfile("abc.fsdb");

$fsdbDumpvars();

end

verdi中執行simulation時會出現Error - Verilog-TOFD

想請問在Verdi Tools => Preferences... => Simulation 中的 simulator

 Executable Path : Options :要如何設定才能成功的dumpfsdb

 

自從2010年以後verdi的版本interactive mode的功能就沒有支援了。所以不行使用verdi來執行simulation這項功能。若要dump fsdb請使用ncverilogvcsmodelsim等模擬軟體,執行模擬前請先source verdi的環境設定檔。

38.

[nc_verilog] 在跑ncverilog時跑出以下錯誤訊息

ncelab: *W,MXWARN: Reached maximum warning limit for 'CUVWSP'(1000).

        $fsdbDumpfile("SCP_D12_apr_wc_BIST.fsdb");

ncelab: *W,MISSYST (./test_SCP_D12_avf_0215.v,456|20): Unrecognized system task or function (did not match built-in or user-defined names) [2.7.4(IEEE Std 1364-2001)].

If item was defined in a shared-object library, the problem could be:

libvpi.so: cannot open shared object file: No such file or directory or file is not valid ELFCLASS32 library.

libpli.so: cannot open shared object file: No such file or directory or file is not valid ELFCLASS32 library..

      $fsdbDumpvars(2,stimulus);

 ncelab: *W,MISSYST (./test_SCP_D12_avf_0215.v,461|18): Unrecognized system task or function (did not match built-in or user-defined names) [2.7.4(IEEE Std 1364-2001)]

 

dump fsdb,使用的verdinc-verilog都要相同的位元,都要是32位元的或是64位元的。不能一邊是32位元,另一邊是64位元。

39.

[NanoSim] 執行完nanosim 產生的fsdb,程式顯示fsdb太新了無法用舊版的nWave打開要怎麼解決?

 

請下載CIC最新版verdi程式 2012.01就可以開啟了!

因為CICQueue Server都是用最新的來跑

40.

[ICC] icc上要如何看到每個module的標示

 

請在iccDraw Hierarchy data on layout view > Reload > color specific hierarchical cells

選擇想要看到的module跟顏色

按下ok即可

41.

[DFT] 請問我的fault coverage為何低到只有80%?要怎麼提升?

 

design中因為有memory造成fault coverage 無法提升,所以請先讀取.tv format for Memory Cell 之後執行run_atpg full_sequential_only 並加個 full_sequential 參數,就可以達到98~100%

42.

[Synthesis] 請問reset訊號在合成時是否要設定false path?

 

如果在DC合成時, reset沒有處理high fanout問題, resetloading就會過重, 會影響到Timing表現,但是事實上, 這問題不會發生, 因為正常Function運作時, Reset訊號並不會動作,所以, 可以先設定set_false_path -from reset,但是等到APR, 就要針對resetHFS, Buffer推動級, 下線回來才會正常運作。

43.

[CTS] 我的designclock gating,所以有使用DFT Compilerauto_fix clock後卻多出現data_source的腳位,請問要如何移除呢?

 

clock gating不是用auto fix來解決

請使用:

set_clock_gating_style   -control_point before (or after)  –control_signal scan_enable

即可!

autofix因為沒需要使用到,就不要打該指令,就不會多出data source腳位

44.

[CTS] 請問CTS, 為何我的clock skew還是維持原先設定的clock_uncertainty的值?

 

那是因為那些設定都是為CTS後得實際值預作保留,

所以真正作完CTS後這些指令必須移除

remove_clock_uncertainty  [all_clocks]

所以要看到真的值, 需要打:set_propagated_clock [all_clocks] report_timing就可以看到真的值了

 

FPGA設計與流程問題

1.

[FPGA軟體安裝] 如何安裝Windows?

 

CIC所提供的EDA軟體,均可由http://www.cic.org.tw網頁下載。使用者下載後。直接執行該.exe並遵照說明指示進行操作,即可在Windows環境下(XP Pro/Vista/7)安裝各套件。

2.

[FPGA軟體license設定 ]Windows版如何設定License(Synplify為範例)?

 

Synplify Premier軟體採Floating License的方式,亦即透過網路來Check License。目前CIC於全省共配置5License Server,依所分配區域不同學校共同使用,若各位申請人安裝好軟體後,各學校的用戶該Check那一台License Server,請依照License_Setup.txt中的License Site Table及各學校所在的地理位置來設定。

首先,軟體完成後,即可進行License設定。License設定請依下面順序操作:

A. 先確認提供License服務的License Server Host IP,在此以140.126.24.10為例進行說明。

B. 我的電腦 ?? mouse右鍵 ?? 內容 ?? 進階 ?? 環境變數 ?? 使用者變數。

C. 若無LM_LICENSE_FILE變數,則新增LM_LICENSE_FILE變數,並將變數值設為「26585@140.126.24.10」或「26585@lscic.cic.org.tw」。

D. 若已存在LM_LICENSE_FILE變數,則確認其變數值如上正確無誤。

請注意,安裝軟體後的電腦IP Address需要向CIC進行登錄(可參考http://www.cic.org.tw網頁上的軟體申請須知)才能CheckLicense,該IP需登錄為學校網域之實體IP,且能進行domain name正反查。

3.

[Synplify-Premier]WindowsXILINX如何做環境設定才能與Synplify Premier整合?

 

在電腦環境變數中,如下圖,設定XILINX軟體的安裝路徑。

 

設定完成後確認Synplify Premier中有相關的設定連結。

4.

[Synplify Premier] Synplify Premier時無法使用XILINX相關的控制選項。

 

請參照XILINX環境設定_1.pdf

5.

[Synplify Premier]開啟軟體要用哪個指令。

 

Windows請選Synplify Premier with DP

Linux請下synplify_premier_dp

6.

[Synplify Premier]如何設定使用DesignWare Library

 

請在Design Compiler Installation Location,如下圖,將你安裝軟體的路徑填入,並且勾選想使用的Library類型。

]>

7.

[Quartus-II] 使用license server提供的license,進行compilation時會出現以下錯誤:

Error: Current license file does not support the EP2C35F672C6 device

或(Error: Current license file does not support the XXXX device

請問該如何解決?

 

A. 請檢查所使用的電腦IP為實體IP,並為學術網路IP(不能使用IP分享器)

B.此實體IP是否有註冊申請軟體,並且已至CIC網站登錄

C.請檢查環境變數:LM_LICENSE_FILE 27000@140.126.24.10;(若有其它組License,請用「;」分號區隔)

 

D.若自行檢查無問題,請回覆所使用之IP位址

8.

[Xilinx ISE] 如何在Windows XP環境下設置ISE/Vivadolicense?

 

以對應到lscic (140.126.24.10)license作說明,請設立「XILNIXD_LICENSE_FILE」使用者環境變數,並設其變數值為「2100@140.126.24.10」。步驟如下:

A. 由左下角「開始」??「控制台」,執行控制台下的「系統」工具程式。

B. 在跳出的「系統內容」視窗中,點選「進階」分頁。

C. 在「系統內容」的進階分頁中,點選下方的「環境變數(N)」按鈕。

D. 此時會跳出「環境變數」視窗,在上半部的使用者變數點選「新增(N)」按鈕。

E. 此時會跳出「新增使用者變數」視窗,在「變數名稱(N)」處填入「XILINXD_LICENSE_FILE」,並在「變數值(V)」處填入「2100@140.126.24.10」,再按「確定」按鈕即可。

9.

[Xilinx ISE]如何在Windows 7環境下設置ISE/Vivadolicense?

 

以對應到lscic (140.126.24.10)license作說明,請設立「XILNIXD_LICENSE_FILE」使用者環境變數,並設其變數值為「2100@140.126.24.10」。步驟如下:

A. 由左下角「開始」??「控制台」,執行控制台下的「系統」工具程式。

B. 在跳出的「控制台首頁」視窗中,點選「進階系統設定」分頁。

C. 此時跳出系統內容視窗, ,點選「進階」分頁。

D. 在「系統內容」的進階分頁中,點選下方的「環境變數(N)」按鈕,此時會跳出「環境變數」視窗。

E. 在「環境變數」視窗上半部的使用者變數點選「新增(N)」按鈕,此時會跳出「新增使用者變數」視窗。

F. 在「新增使用者變數」視窗的「變數名稱(N)」處填入「XILINXD_LICENSE_FILE」,並在「變數值(V)」處填入「2100@140.126.24.10」,再按「確定」按鈕即可。

10.

[HyperLynx 3D EM] CIC是否有提供Mentor Graphics HyperLynx 3D EM軟體?

 

Mentor GraphicsHEP計畫授權CIC及台灣學術界許多EDA軟體,唯因CIC人力資源有限,僅將市面上主流之產品列在CIC下載清單中供學術界申請。HyperLynx 3D EM軟體在HEP軟體授權範圍內,但因人力資源有限而未列入CIC下載申請清單中,因此無法自CIC官網進行軟體申請、下載。有需求者可向CIC hotline反應,CIC將以個案處理,設置臨時性ftp帳號供使用者下載,不便之處還請見諒。而HyperLynx 3D EMlicense與其它Mentor Graphics軟體是同一license,設定方式亦相同。

若學術界使用者對Mentor GraphicsEDA產品有需求之特定軟體並未列在HEP內容中,亦可向CIC hotline反應,CIC於議約時將試著爭取Mentor Graphics公司提供相關授權。

11.

[Xilinx ISE] 執行ISE時碰到下列訊息

WARNING:Security:43 - No license file was found in the standard Xilinx license directory.

WARNING:Security:44 - Since no license file was found,

是否有影響ISE的使用?

 

Warning 43Warning 44是指Windows平台環境的ISEdefault位置沒找到node locked license檔。

12

[Xilinx ISE] 執行ISE時碰到下列訊息

WARNING:Security:42 – Your license support version ‘2013.05’ for ISE expires in 24 days

                     after which you will not qualify

是否有影響ISE的使用?

Warning 42是提醒使用者你的軟體license support保固期(warranty period)快結束了,在保固期結束前使用者仍可下載、更新ISE的版本。當保固期結束後,使用者若再進行版本更新將得到license不支援的ERROR訊息,但原先合法的版本仍是可繼續使用下去,其功能性並不會受到影響。

13.

[Xilinx] CIC有提供EDA軟體,那硬體方面呢?請問Xilinx硬體平台該向誰洽談呢?

 

CIC有開發FPGA硬體發展平台 – MorFPGA+系列可供選購,或是考慮幾家較大的代理商洽談,Xilinx FPGA平台方面主要介紹以下支援Xilinx 大學計畫的代理商

E-elements     依元素科技    http://www.e-elements.com/tw/

若有需要也可詢問CIC hotline。若有特殊研究教學製作需求,也可與CIC hotline聯絡考慮合作開發的可能性。

14.

[Altera] CIC有提供EDA軟體,那硬體方面呢?請問Xilinx硬體平台該向誰洽談呢?

 

CIC有開發FPGA硬體發展平台 – MorFPGA+系列可供選購,或是考慮幾家較大的代理商洽談,Altera FPGA平台方面主要介紹支援Altera大學計畫的代理商

Terasic       友晶科技        http://www.terasic.com.tw/

若有需要也可詢問CIC hotline。若有特殊研究教學製作需求,也可與CIC hotline聯絡考慮合作開發的可能性。

15.

[Xilinx ISE] 在安裝Xilinx ISE的過程中出現下面這個error訊息,該如何處理?

"Unable to open archive

...\Xilinx_ISE_DS_Win_12.2_M.63c.1.1\idata\drop_0054_ise.zip.xz. Please check file permissions."



安裝ISE軟體時,安裝檔案應置於純英文字元所組成之目錄/路徑名稱下(c:\work),若其中包含了空白或特殊字元(如中文字或ASCII控制碼),即可能發生上述問題。常見的錯誤如將檔案放置在視窗桌面或目錄/檔名使用了中文字。



系統整合與軟體問題

1.

[AndeSight] 按照網路上的方式設定License,但AndeSight仍無法正常啟動

 

ANDESLicense已移轉至lscic2,故使用LicenseMan程式設定Server位址時須改為lscic2.cic.or.tw[埠號 10098]方可正常執行。

2.

[DS-5] 請問DS-5 License file 如何設定?

 

請開啟DS-5eclipse介面,於Help->ARM License Manager->Add License設定視窗中設定License Serverlscic2.cic.org.twPort8224

或於環境變數中設定 ARMLMD_LICENSE_FILE8224@lscic2.cic.org.tw

3,

[DS-5] 請問DS-5軟體支援主機的平台為何?

 

Windows XP Professional Service Pack 332 位)

Windows 7 專業版和企業版 SP132/64 位)

Windows Server 2003(僅 ARM 編譯器工具鏈)

Windows Server 2008 R2(僅限 ARM 編譯器工具鏈)

Ubuntu 桌面版 12.04 LTS32/64 位)

Red Hat Enterprise Linux 5 桌面版和工作站選項、標準版(32/64 位)

4.

[DS-5] 如何設定DS-5D-STREAM來除錯新ARM平台

 

可以參考網頁 "How do I add bare-metal support for a new target in DS-5?" 有詳細說明及步驟(網址:http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.faqs/ka15562.html)

先用dbhwconfig程式設定新平台在D-STREAMrvi設定檔,再以cdbimporter程式匯入rvi檔來產生hardware debug configuration database,然後以DS-5匯入,並重新build database,如此DS-5便可連接D-STREAM除錯此平台。

5.

[Platform-Architect] Platform Architect執行時出現以下錯誤訊息

$ [PCT0001 Error] Platform Creator

No required license available : Cannot obtain license for "platform_creator_sysc".

 

這是軟體無法取得 license 的訊息,可能的原因非常多,請依序檢查下列步驟。

A. 在環境參數檔 (pa.cshrc PlatformArchitect.csh) 有確實設定 license

if (${?LM_LICENSE_FILE}) then

setenv LM_LICENSE_FILE 26585@lscic:8224@lscic.cic.org.tw:$LM_LICENSE_FILE

else

setenv LM_LICENSE_FILE 26585@lscic:8224@lscic.cic.org.tw

endif

B. 確認安裝PA軟體的工作站,其IP 是否有登錄於CIC網頁PA軟體下載網頁的 “IP修改功能頁面。(http://www.cic.org.tw/cic_v13/dsd/dsd_file/softlist/master.jsp?type=ip&mode=maintain&software=703&softname=Platform Architect)

C. 在工作站上使用”nslookup lscic.cic.org.tw”指令確認使否可用DNS反查license serverIP;使用指令”ping lscic.cic.org.tw”確認工作站與license server間是否有路線可通。

D. 校正工作站的時間設定。若工作站的時間設定和 license server相差過遠,會遭到license server的拒絕。

E. 若以上檢查皆無誤,但軟體啟動時仍不能取得license,請至CIC客服中心à

客戶諮詢系統」,相關業務承辦人員將盡速與您聯繫。

6.

[Platform-Architect] 目前PA可以使用哪些第三方廠商的軟體除錯環境?

 

目前最新版的PA (G-2012.06-SP3)可以支援ARMRealView DebuggerDS-5,另外也支援Lauterbach TRACE32

 

量測相關問題

1.

[Measurement] 詢問欲使用93000量測進行量測,該準備哪些資料到CIC

 

請參考CIC網站>晶片量測>Advantest V93000 PS1600內的參考文件產生測試向量檔並準備下線時的晶片打線圖

2.

想請問一下關於數位IC晶片,要如何量測,是否為到CIC使用 CIC所提供的設備來量測。

 

並未規定必須使用CIC之量測儀器量測晶片方可繳交下線報告

但建議使用CICAdvantest V93000 PS1600 自動測試機台來量測晶片,其為業界使用的量產型機台因此量測結果與內建的測試功能均可完全符合晶片量測的需要

若需要的話,請上CIC網站預約。預約方式詳閱CIC首頁 > 量測服務。

若您想自行量測的話,亦可使用邏輯分析儀+測試訊號產生器+電源供應器來量測您的數位晶片。

3.

因為目前晶片的io power padcore power pad有點多,可能會用到COB320DUT,那想請問有沒有可能晶片在封裝的時候請他把io vdd iovss corevdd corevss分別group起來,然後使用比較少pin腳的DUT?如果可以的話,晶片在設計時io擺放位置需不需要注意(例如要放在stagger bonding pad外圈的位置比較好拉線)?

 

因為目前晶片的io power padcore power pad有點多,可能會用到COB320DUT,那想請問有沒有可能晶片在封裝的時候請他把io vdd iovss corevdd corevss分別group起來,然後使用比較少pin腳的DUT?如果可以的話,可以,但是這須請您自行跟封裝廠說明需要這樣的封裝方式。晶片在設計時io擺放位置建議P/G pad放在外圈,這樣才可進行剛提到的P/G groupP/G rings

4.

量測儀器是否能支援closed-loop量測,也就是信號的pattern是等到chip發送一些control signal,再把pattern餵進去的的方式來進行?

 

可以,如果需要的話。煩請量測日期前先來電說明一下您所想要的輸入方式