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晶片中心製程服務

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晶片製作業務

1.請問申請前瞻性/教育性晶片製作之資格是?

必須是在校學生並符合以下要件:

(1)指導教授已向CIC申請製程資料並獲核准使用;

(2)設計者與共同設計者均已獲得教授授權使用製程資料;

(3)指導教授名下之缺交測試報告累計未達三篇或教育性晶片測試報告累計未達六篇;

(4)設計者者無缺交測試報告。

其他詳細申請辦法請參考:

A.前瞻性晶片製作申請須知與說明

B.教育性晶片製作申請須知與說明

2.請問如何申請製程資料?

CIC目前僅開放大專院校的老師(講師以上)申請,採逐年申請,詳細申請辦法請參考

製程資料使用申請須知與說明

3.請問如何查詢個人之缺交測試報告篇數?

請登入CIC網頁 -> 製程服務 -> 下線申請 -> 檢視下線資格 -> 點選"二.您名下測試報告催繳記錄如下"

若對該網頁資料有疑問,請與分機192張小姐聯絡。

4.請問在晶片製作審查會議中,學生的報告時間是多久?需要準備哪些資料呢?

(1) 設計者的口頭報告時間20分鐘(包含委員提問),一般分配如下:

A、相關研究發展現況及研究動機 ............ 2 分鐘

B、架構簡介及電路設計 .................... 5 分鐘

C、模擬結果 .............................. 3 分鐘

D、佈局驗証及包裝結果 .................... 2 分鐘

E、測試考量 .............................. 2 分鐘

F、審查委員發問 .......................... 6 分鐘

(2) 設計者準備的報告資料可參考:

審查會報告投影片範例

5.若有晶片製作相關問題,該如何聯絡CIC工作人員?

請直接來電或Email與相關業務承辦人洽詢。請見:

晶片製作業務承辦人或聯絡窗口

晶片製作技術

1.Density error 是否可忽略?佈局density不足時,是否有填補程式可以使用?

不可忽略density error,需在chip內所剩的空間,補上dummy pattern,以達到density的要求。若補上dummy pattern後仍有此類error,請與各製程負責工程師聯絡,請勿自行合理化。

T18與TN90GUTM製程有提供dummy OD/PO/metal pattern generation utility提供設計者使用。

2.如何得到關於pad的使用方法與介紹?

T18與D35製程提供STC I/O pad完整佈局,並提供相關的Example或說明文件。D35製程提供TSMC I/O pad(假佈局,需經過CIC替換真佈局)。

3.片電阻(sheet resistance)較小之連接導線層為何?

一般為有厚金屬的top metal片電阻較小。(e.g.若是製程為1P6M,top metal則是metal 6)

4.當學生在做LVS驗証時,而過程中卻出現"Nothing in layout"的錯誤訊息…,請問其發生原因為何?

"Nothing in layout"通常表示layout中元件繪製錯誤,使得Calibre認不到元件,所以才會無法找到物件進行LVS驗證。

5.如何使用Laker呼叫出PDK中的cell?

PDK只能給Cadence平台使用,無法讓Laker使用。Laker有獨立的M-Cell功能,與PDK的P-Cell同。

6.可允許的DRC假錯為何?

請查看網頁,即有說明。http://www2.cic.org.tw/~shuttle/drc/

7. Post-layout simulation時,無法讀取粹取出的電容及電阻?

請在netlist檔中,加上電容及電阻的library (如:.lib 'xxx.l' pip/ .lib 'xxx.l' res…),方可模擬,詳細library名稱請參考各製程model檔案內的說明。

8.高頻電路設計,只有做電磁模擬分析,是否可視為post-layout simulation完成?

對於高階設計者或是前瞻、高頻電路而言,使用電磁模擬軟體進行雜散效應分析,會較RC萃取方式準確,也較為適當,故使用電磁模擬可視為完成post-layout simulation。

9.請問在WIN P15製程中,要如何執行DRC驗證?

由於WIN 0.15um PHEMT製程,原廠僅提供Diva DRC驗證檔案,當進行佈局驗證時,需先將WIN提供之驗證檔案(Dive Code),複製至Rules Library。另外,Diva DRC驗證需設定相關的Switch Names以執行Rule Check,執行結果需個別達到Total errors found : 0。詳細Diva DRC驗證步驟可參考“WIN 0.15um PHEMT佈局驗證使用手冊”。其下載路徑請至 CIC首頁(登入)->製程服務->技術資料(請選擇製程名稱為P15)->應用文件,文件編號:CIC-CIS-2008-MA33_P_v3.0

10.為什麼學生的晶片拍照上都看不到電路內容?

此現象是晶片中有加上dummy metal所造成的現象,但不應會影響電路工作。若設計者擔心打線時因為dummy metal導致方向腳位無法辨識,請設計者自行在佈局填加適當top metal辯識層,使封裝廠能正確地找到實際腳位。

CMOS-MEMS製程FAQ-General

1.使用0.18um/0.35um CMOS MEMS的製程資料是否須要另外申請?

凡申請TSMC 0.18um、TSMC 0.35um或UMC 0.18um CMOS製程的使用者即可使用該申請製程的製程資料,包含CMOS的Design kit與CMOS MEMS Design Kit(歸於技術檔案)/CMOS MEMS User Guide(歸於技術資料)。

2. 是否可以申請要有後製程跟沒有製作後製程的晶片方便做比較?

可以請連繫
簡珮君小姐( Multi-option-MEMS製程, ext:205, e-mail: frankie@narlabs.org.tw)
陳映安小姐(MEMS18製程, ext:236, e-mail: yachen@narlabs.org.tw)
張惠禛小姐(U18MEMS製程, ext:174, e-mail: jenny@narlabs.org.tw)

3.在Layout圖層中找不到Design Rule中提到的RLS、MDC、Anchor光罩層,Technology file (tf)檔裡面沒有定義。

請於該梯次製程送件前,下載最新的製程版本,並確認是否使用正確的CMOS MEMS design kit所附的tf檔 (有分laker與cadence兩種版本)。

4.CMOS MEMS製程的佈局圖執行DRC時是否須要另外使用CMOS製程的DRC rule?

TSMC CMOS MEMS Design Kit所附的DRC rule已整合CMOS製程的相關rule,故使用者不需再額外執行CMOS製程的DRC rule,請使用者下線前確認所使用的DRC file是否為最新版本。
UMC 0.18um CMOS MEMS Design Kit 的DRC rule只針對MEMS結構部份,使用者需再執行UMC CMOS製程的DRC rules的驗證。

5.Bonding Pad要不要加上PAD layer?

在CMOS製程中畫PAD這層光罩實際上是將該區的passivation保護層蝕刻移除掉,若該區內有頂層金屬,則頂層金屬將會曝露在空氣中,可以用於後續量測的打線連接。若是自行製作後製程的話,必須要考慮作後製程所使用的蝕刻液是否會蝕刻金屬,若是會的話則不可以畫PAD;反之若是使用CIC後製程者則需完全符合TSMC的design rule。

6.若MEMS元件須使用濕蝕刻製程因此以VIA保護金屬層之間的氧化層,是否可以違反VIA的佈局規定?

如需使用VIA、CO layer做濕蝕刻製程時,佈局方式可以path ring的方式圍成保護區,或是以棋盤式設計蝕刻區,但是VIA、CO的寬度與間隔必須符合DRC rule的規定,過大的VIA、CO寬度會造成塌陷,此一DRC rule可允許違反,但設計者必須自行承擔製程上之風險。

7.CMOS MEMS元件是否可以違反CMOS製程的DRC rule?

請先參考CIC製程服務之下線導引網頁Step5所列出的可違反之DRC rule table,若違反的DRC rule不在上述的table中,請在下線檔案上傳之前告知MEMS製程負責工程師以確定DRC error是否影響整體製程穩定性,並請在下線報告中說明忽略該DRC error的理由。

8. CMOS-MEMS的DRC rule,是否有相關的允許錯誤列表?

MEMS 製程的DRC rule主要是針對MEMS元件的釋放與避免破壞CMOS電路而制定,若因個案之需求而違反請與事先工程師確認其風險與可行性。

9. 是否允許以Metal作為Hard Mask?

CMOS頂層金屬不允許做為Hard Mask使用,因其受轟擊的時間過長會造成過多的polymer堆積並影響其他設計者的蝕刻製程,而較底層的金屬允許做為Hard Mask使用,但其保留之厚度無法控制。在Metal Hard Mask有相關特殊應用需求的設計者,請務必與MEMS的工程師進行討論詢問。

10.是否提供微機電模擬軟體的License?

CIC目前不提供微機電模擬軟體的license,使用者可以請向高速電腦中心申請使用CoventorWare,Ansys等軟體,請參考下列網址 https://service.nchc.org.tw/acct/wpkg_item.php?qk=CoventorWare&qgif=1

11. 是否提供模擬軟體使用的MEMS製程描述檔案?

使用者可從EDA cloud選擇D35製程中資料夾「MOMEMS35_Conventorware」,內含CoventorWare模擬軟體使用MEMS製程描述檔案,其副檔名為 .proc。

12. 設計單純的MEMS測試元件不包含電路是否可以申請下線?

可以,測試元件也請務必在下線前進行DRC驗證。

13.收到的晶片上為何有黃色膠狀物質殘留?

此一物質為光阻,在wafer切割前會使用光阻用來保護MEMS結構,避免切割過程沾染到晶片。CIC提供去光阻服務一次以8顆die為限。使用者可自行使用丙酮(Acetone)及異丙醇(IPA)清除,詳細方法可參考文件編號「CIC-ATD-2014-AP01_P_v1.0」,文件名稱「0.35um CMOS 多選項微機電製程.pdf」。
此外,UMC 0.18um CMOS MEMS平台所製作切割的晶粒並無覆蓋光阻,設計者不需再進行去光阻的流程。

14.CIC CMOS MEMS 製程是否可以蝕刻上下層金屬之間的氧化層製造空隙?

CIC提供的後製程步驟是乾蝕刻,用CHF3氣體來將silicon nitride和oxide結構進行蝕刻(有加電場,為非等向性蝕刻),因此只能垂直蝕刻oxide,再使用SF6作等向性蝕刻silicon substrate。

15.CIC是否提供0.18um/0.35um CMOS MEMS製程的材料參數?

請向 0.18um/0.35um CMOS MEMS工程師索取技術資料保密合約書(請以一式兩份),並由指導教授簽署後寄回CIC工程師,待CIC確認後即會將製程材料參數技術資料電子檔發給指導教授。此外,UMC 0.18um CMOS MEMS製程尚無提供相關的製程材料參數。

Multi-Option-MEMS製程FAQ

1. Multi-Option-MEMS製程和以往的D35-MEMS製程差異為何?

CIC於D35-103B梯次起將MEMS35製程與BioMEMS35製程合併為0.35um Multi-Option MEMS製程。對原MEMS35使用者而言,以往使用RLS layer定義oxide與silicon蝕刻區域,現在可分別使用RLS layer與RLSSI layer依序定義蝕刻oxide與silicon區域,製程上有較多彈性可供選擇;而對原BioMEMS35使用者而言,Multi-Option MEMS 每一梯次皆可視為含BioMEMS之下線梯次,同時在layout繪製上並不受到影響。詳細layout繪製方式可參考文件編號「CIC-ATD-2014-AP01_P_v1.0」,文件名稱「0.35um CMOS 多選項微機電製程.pdf」

2.若使用Multi-Option-MEMS後製程,是否可以只release oxide,而不release silicon?

可以,在繪製layout時請分別使用RLS與RLSSI layer定義需進行oxide與silicon蝕刻之區域,如只需蝕刻oxide而不蝕刻silicon,請在繪製layout時不要定義RLSSI layer。

3.Bonding Pad的cell name可以取名為pad或是PAD嗎?

不可以,請使用者勿將Bonding Pad的cell name取名為「pad」或「PAD」,此名稱為TSMC內部使用,若是用PAD當cell name會被TSMC自動取代成80*80um的Bonding Pad,請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells。

4.Multi-Option-MEMS製程做完後晶片厚度為何?

在TSMC製作完成晶片時厚度約為635um,每梯次製作時會有些許誤差,本中心僅能提供平均值供使用者參考,若需更準確之晶片厚度數據,建議使用者在取得晶片後可利用測厚儀自行量測。

5.若應實驗需求需在poly層上面增加金屬層,可行性如何?

以目前0.35um CMOS MEMS製程是無法做到在poly層上增加一層金屬層。若使用者須在poly層上加上一層金屬層,使用者需自行進行後製程將氧化層蝕刻掉以裸露出poly層,再鍍上金屬層。

6.若使用GOLD layer定義金層,金層是否會在沉積在側壁上?

不會,該製程無法有效的沉積金層在側壁上。

7.金(Au)層的厚度大約為多少?

厚度約為3000A